大量高速互连技术即将涌入市场，为设计人员的高速信号处理带来显著变化。

光互连网络论坛(OIF)推出的可扩展的系统数据包接口(SPI-S)，目标是将通信系统中的芯片间或板间数据传输速率提升到6Gbps或更高。

PCI特别兴趣小组(PCI-SIG)在三个月前完成了PCI Express 2.0规范的制订工作，该规范采用了原有的5GHz信令速率。而RapidIO行业协会，也已经开始在美国和亚洲等地巡回，展示其速度高达6.25Gbps、针对互连应用的2.0规范。

虽然上述技术主要瞄准通信和计算机系统中的各种任务(有时会出现重叠)，但所有技术都将成为板卡设计师工具库中的利器。同时，向更高数据速率的迈进需要在互连设计中采用新技术，特别是信号完整性技术。

“眼下，业界对5Gbps和6.25Gbps传输速率的需求并不是很迫切，但技术方面已经不成问题。现在重要的，是标准组织应尽早定义，以防事实标准的再次发生。”RapidIO组织执行总监Tom Cox表示。

SPI-S规范推出之时，恰逢通信巨头思科系统公司自行开发的Interlaken协议也已经准备就绪。该协议目前已经在该公司系统中的许多ASIC中得到了广泛使用。在思科内部，人们将其称作“Spaui”，因为它是现有的SPI 4.2互连和10Gb以太网接口Xaui的混合体。目前光是思科存储网络部门计划开发的15款ASIC中，就至少有12款将采用Interlaken。

思科协同Cortina Systems一起开发了Interlaken，作为一种物理传输，Interlaken运行在OIF的公共电气接口(CEI)之上。Spaui连接在思科系统中一直表现出色，思科数据中心业务部高级副总裁兼MDS 9000存储交换机首席架构师Tom Edsall透露。

SPI-S是什么？

SPI-S是OIF所作的一种尝试，目的在于发布一项已通过其正式标准流程的协议。与Interlaken一样，SPI-S独立于任何物理传输，但却需要倚靠CEI的短距离和长距离两个版本，目前二者的速度被定义为6和11Gbps。

两种协议都扮演着现有SPI 4.2连接升级版的角色。SPI 4.2同时定义了协议和物理层，所以固定为16条600-900Mbps信道。相反的，SPI-S或Interlaken可在今后任意的高速物理层上工作。

OIF是一个由芯片和系统公司组成的特别联盟，去年年初开始着手有关25Gbps电气层的工作，该工作也许要经过18到36个月的时间才能完成。

“SPI-S可以被调整为任意的数据宽度或电气信令速率，所以未来我们无需为新一代规格重新开发协议。”IBM公司ASIC工程师兼OIF物理和链路层工作组(该小组负责定义SPI-S)主席Dave Stauffer表示。

Cortina公司产品经理Fred Olsson表示，大约在20个月前，为了快速向市场推出能够提升板卡信令速率的产品，Cortina开始尝试开发Interlaken，而此时SPI-S也在开发之中。“当时急需一种协议，于是大家开始各自研发专有技术。”Olsson介绍，“不过，我们希望一些东西能够向行业开放。”

Cortina并没有打算升级Interlaken或为其收取授权费。Cortina希望该协议能够得到广泛接受，因为其将在2007年推出的网络芯片中使用Interlaken，他补充道。

Interlaken和SPI-S在技术上存在一些差异，而正是这点使思科更中意Interlaken，思科数据中心业务部ASIC工程总监Ramesh Sivakolundu表示。虽然SPI-S采用了流行的64/66编码方法，但Interlaken却选用了64/67。“一旦我们使用带直流耦合的串行/解串器进行连接，那么后者能够提供更好的运行质量。”他在一封电子邮件交流中这样写到。

Interlaken拥有24位循环冗余校验(CRC)码，而SPI-S仅为12位。另外，Interlaken中的流量控制也更为简单，它采用的是其它诸如meta-frame等SPI-S所没有的机制，Sivakolundu在邮件中还写到。

SPI-S和Interlaken的目标，都是以高于SPI 4.2的速度，连接单卡或背板上的帧传输和网络处理芯片。OIF互连的流语义(streaming semantics)非常适合通信系统内高速且可靠的包处理。

与之相反，PCI Express和RapidIO所采用的，是一个以直接内存存取(DMA)为基础，且更多以CPU为中心的模型，OIF营销部副主席兼PMC-Sierra公司首席工程师Brian Holden指出。在系统发生故障时，SPI会自动建立一个新连接；而基于DMA的互连，则需要在系统恢复后手动重启，Holden表示。

5GHz的PCI Express 2.0实际上主要面对计算机应用，设计人员预计其首先将被用于对带宽需求很大的图形处理，随后将出现在服务器和存储器应用中。不过，由于Express 1.0在PC上的大量应用使其变得非常流行，所以Express 2.0新版本有望在未来作为一种低成本方案在嵌入式和通信系统中大显身手。

一个定义眼图和兼容性的配套机电规范目前仍处在0.7版草案阶段，但预计将于今年6月完成。PCI Express 2.0的兼容和互操作性测试有望于2007年底展开，接着在2008年将有产品面市。

支持5Gbps和6.25Gbps传输的串行RapidIO，尚未在RapidIO行业组织内进行最终表决。该协会在包括美国、日本、中国和印度在内的巡回展示中，已将此规范的细节详细介绍给工程师。

RapidIO 2.0将运行在3.125Gbps Xaui电气接口之上，或是SPI-S所使用的相同OIF CEI物理层。它将支持1、2、4、8或16信道。2.0版内的新特性包括：一个流数据包格式、多个虚拟信道、一个流量管理规范，以及一个终端流控制仲裁规范。

SPI-S将主要用于连接成帧器和包处理芯片。相对地，RapidIO行业协会的Cox表示，RapidIO的用途更加广泛，它将用于芯片到芯片、背板和交换板(fabric)应用，特别是那些需要DMA语义的应用。

图2：在通信系统中，SPI-S连接成帧器和包处理芯片

高速传输的信号完整性问题

所有新的互连技术都有可能会给板卡设计师带来新的信号完整性挑战。“数据以3Gbps速率传输30英寸时，你还能在收发器上观察到较好的眼图。”SiSoft软件副总裁Todd Westerhoff表示，“但当速率提升到6Gbps时，什么都测不到了——游戏改变了。”

图1：当信号传输速率达到6Gbps时，SPI-S有望成为下一代高速接口的首选，但是PCI Express 2.0与RapidIO 2.0也于近日(或即将)新鲜出炉。

“传统的示波器和测试探头的用处越来越小，”Signal Consulting公司咨询顾问Howard Johnson表示，“当针对完整性等进行测试时，我们需要改变信号测试方法。”

在6Gb或更高速率，收发器仍将循规蹈矩地利用信号调制和滤波技术，来帮助捕捉通过板卡的信号。但每家芯片制造商有自己实施诸如预加重和均衡等技术的手段。为了在不同厂商间的高速发送器和接收器之间创建一个闭环，使有差异的芯片能彼此协同工作，工程师们需要一个标准方法，Westerhoff表示。

“所有6Gb系统都需要一些途径，以便于发送器和接收器能够通过控制软件进行通信，从而实现最优化。”他说。SiSoft是几家致力于开发产品解决此类问题的厂商之一。

思科的Sivakolundu介绍，该公司在进行6Gbps或更高速率设计时遇到许多挑战，其中包括要符合CRC24和CRC32规范、设计一款好的扰频器以及反扰频器方案，以及使接收器和发送器同步。

图3：RapidIO组织的Cox：标准组织必须在6.25Gbps上作好权衡。

其它问题包括对内部虚拟和外部物理通道进行映像。思科设计了一个能在设定的最大值内使用任何通道的通用方案。在一个系统内，链路级处理和每信道流控制也是个难题，Sivakolundu补充道。

对许多工程师来说，6Gb速率还是个新生事物。许多观察人士表示，当今的大多数高速互连设计仍处在1-3Gbps水平。“确实有几家公司在实验室中进行5-6Gb试验，但这仅是一小部分。”Westerhoff介绍。

然而，Signal Consulting的Johnson表示，在向高速信号发展的过程中，业界应更大胆地迈出脚步。他指出，芯片级和板级互连的传输速率每几年才会翻一番，而在相同时间内，以太网的速度却发生了十倍增长。

“我希望我们能在芯片到芯片的互连中取得成功。很多小的进展无法成就大事。”Johnson说，“一想到我要完成的设计需要支持各种速率和电压，我就非常振奋。我与一些工程师长期保持合作关系，他们的电路板上甚至有8个稳压器。”

作者：麦利

来源：电子工程专辑